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TDQ3

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burndy 8 pin CONNECTOR

Abstract: TDQ3 TDQ5 VSS TDQ7 DIRTY* NC CEO PD3 NC NC GND PD2 NO GND GND PD1 NC NC NC PDO NC NC NC
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Abstract: _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn1T DQ1T DQ1T DQ1T DQ1T , _1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn3T DQ3T DQ3T DQ3T DQ3T DQ4T Altera
Original
Abstract: T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND T_DQS#_3 T_DQ_27 T_DQ_25 T_DQ , #_2 T_DQ_19 T_DQ_17 T_DQ_18 T_DQ_16 GND GND T_DM_4 GND T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ , _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ Altera
Original

TAG 106 D

Abstract: tdq 4 TDQ2 TDQ 4 vss DIRTYQ TDQ1 TDQ3 TDQ5 94 95 96 97 98 99 Vss TDQ6 VALID TE TWE V CC Vss
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Abstract: DQ5T DQ5T DQ5T T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ , _7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQ4T Altera
Original
Abstract: _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn1T DQ1T DQ1T DQ1T DQ1T , _1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn3T DQ3T DQ3T DQ3T DQ3T DQ4T Altera
Original
Abstract: A11 A13 A15 A17 NC VSS NC TDQ1 TDQ3 TDQ5 VSS TDQ7 DIRTY NC CEO VCC3 VSS CE1 CE2 CE3 VCC3 G1 CWE1 PD1 -
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Abstract: DQ2T DQ2T DQ2T T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND T_DQS#_3 T_DQ_27 T_DQ , # T_DQS#_2 T_DQ_19 T_DQ_17 T_DQ_18 T_DQ_16 GND T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND , B_DQ_23 GND B_DM_2 GND T_DM_4 GND T_DQ_39 T_DQ_37 GND T_DM_4 GND T_DQ_39 T_DQ_37 Altera
Original
Abstract: ) T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 HMC Pin Assignment for LPDDR2 T_DQS#_0 T_DQ_3 T_DQ , nCONFIG MSEL4 Pin List U19 DQS for X16 HMC Pin Assignment for DDR3/DDR2 (2) T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 HMC Pin Assignment for LPDDR2 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ Altera
Original

tdq4

Abstract: DIRTYD TDQO TDQ2 TDQ4 vss DIRTYQ TDQ1 TDQ3 TDQ5 vss TDQ6 VALID TE TWE vss NC NC ALE WEO VCC
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Abstract: T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND T_DQS#_3 T_DQ_27 T_DQ_25 T_DQ , #_2 T_DQ_19 T_DQ_17 T_DQ_18 T_DQ_16 GND GND T_DM_4 GND T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ , _5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ Altera
Original
Abstract: _20 GND T_DQS_2 T_RESET# T_DQS#_2 T_DQ_19 T_DQ_17 T_DQ_18 GND T_DM_4 GND T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND T_DQS#_3 T_DQ_27 T_DQ_25 T_DQ_26 T_DQ , LPDDR2 GND T_DM_4 GND T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_3 GND T_DQ_31 T_DQ_29 T_DQ_30 T_DQ_28 GND T_DQS_3 GND Altera
Original
Abstract: #_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn3T DQ3T DQ3T DQ3T DQ3T DQ4T T_A_0 T_CA_0 DQ4T , _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn3T DQ3T DQ3T DQ3T DQ3T Altera
Original

capacitor 106 16K

Abstract: burndy 10 pin DQ29 DQ31 NC NC VCC3 A5 A7 A9 A11 A13 A15 A17 NC VSS NC TDQ1 TDQ3 TDQ5 VSS TDQ7
Motorola
Original
Abstract: DQ5T DQ5T DQ5T T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ , _7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQ4T Altera
Original

vl82c483

Abstract: C1882 ca9 caâ'ž ca13 CA, g ca17 CA, g Vss ta5 ta7 ta9 TAn TA, 3 TA, 5 ta, 7 ta, g Vss tdq, tdq3 tdq5
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12 bit comparator

Abstract: 917A-02 VSS VSS VSS W/R BRDYH BRDYD A9 A10 A11 A12 A13 DIRTYQ TDQ0 VSS TDQ1 VCCQ TDQ2 TDQ3
Motorola
Original

VL82C483

Abstract: intel 16k 8bit RAM chip TDQ1 TDQ2 61 125 TDQ3 TDQ4 62 126 TDQ5 TDQ6 63 127 TDQ7 ALT
Cypress Semiconductor
Original
Abstract: ), (3) T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 , _19 T_DQ_17 T_DQ_18 T_DQ_16 GND HMC Pin Assignment for LPDDR2 (3) T_DQ_39 T_DQ_37 T_DQ_38 T_DQ_36 GND T_DQS_4 GND T_DQS#_4 T_DQ_35 T_DQ_33 T_DQ_34 T_DQ_32 GND GND T_DM_2 GND T_DQ_23 T_DQ , #_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 HMC Pin Assignment for LPDDR2 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ , _0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS Altera
Original

100484

Abstract: 100474 ; 32-pin PDIP/PFP Tcycle = 6, TDQ=3; registered I/O, scannable; 52-pin PLCC Taa = 8. 10 ns; 32-pin PDIP
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42-PIN

Abstract: tsop50 _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn1T DQ1T DQ1T DQ1T DQ1T , _1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQ6T T_A_0 T_CA_0 DQ6T DQ6T
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Abstract: ) T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 HMC Pin Assignment for LPDDR2 T_DQS#_0 T_DQ_3 T_DQ , nCONFIG MSEL4 Pin List U19 DQS for X16 HMC Pin Assignment for DDR3/DDR2 (2) T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 HMC Pin Assignment for LPDDR2 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ -
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ENC-T2

Abstract: MSM5116160 _4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn1T DQ1T DQ1T DQ1T DQ1T , _1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 T_DQ_7 T_DQ_5 T_DQ_6 T_DQ_4 T_ODT_1 T_DQS_0 T_ODT_0 T_DQS#_0 T_DQ_3 T_DQ_1 T_DQ_2 T_DQ_0 DQSn3T DQ3T DQ3T DQ3T DQ3T DQ4T
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